当今的集成电路依赖于大量重复使用预先表征的 IP 块和宏单元来满足高性能片上系统 (SoC) 的需求。在 CALVERIFY 中，我们提出了一种表征 IP 块和宏单元的方法，用于考虑工艺变化和空间相关性的统计时序分析。我们开发了有效的模型来捕获设备和互连中的芯片间和芯片内变化。亚纳米设计中工艺参数的变化性不断增加，需要对这些设计块进行特定于实例的表征。我们提出了一种针对预先表征的时序模型进行特定实例校准的技术。所提出的方法在 90 nm、N28、N16、N14、N7、N5、N3P、N2 和N2P技术的 1.2 M 和 3.5 M 门大型工业设计上进行了评估，并根据 SPICE 验证了 TSMC、SMIC、Vanguard 和 UMC 等一级代工厂的准确性。
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