CALVERIFY为您的公司提出解决方案
CALVERIFY一直在TSMC、SMIC、SAMSUNG、UMC、Intel和Global Foundry基地提供基于0.18um至N2P技术的DK、设计套件服务。 CALVERIFY DK 流程、设计套件解决了数千个 IP 组合的后端验证和上市时间要求的挑战。除了满足用户需求的 NLDM、CCS、CCSN、CCSP、ECSM、ECSMN、ECSMNP、Verilog、Verilog-A 和 UVM 格式外，定制表征流程和高级验证流程的开发已在许多客户的首个芯片中得到验证深亚微米技术的成功。另一方面，CALVERIFY还提供全面的可测试性设计（DFT）服务，包括扫描插入、边界扫描、具有智能BIST分组的内存BIST、内存修复解决方案、扫描重新排序、低功耗测试模式生成和压缩、故障模拟服务。
除了 DK 之外，设计套件、IP 测试和模式验证也已成功通过硅前验证。
所有上述解决方案都集成并嵌入到强大的工作流程管理（WFM）系统中，以实现毫不妥协的设计质量和卓越的效率。
NL DM模型
NLDM，非线性延迟模型，由驱动器模型、网络模型和接收器模型组成。驱动器模型和接收器模型通常使用电路模拟器来表征，而网络模型要么是估计的（线负载、曼哈顿或星形拓扑），要么是使用金属、通孔和接触等技术参数从布局中提取的。
CCS 系列，复合电流源
当输出波形大部分是线性且互连电阻较低时 ，现有的驱动器模型可以提供可接受的精度。然而，随着集成电路技术发展到非常深的亚微米特征尺寸，波形可能变得高度非线性，互连电阻可能变成几千欧姆。同时更快的电路速度需要更精确的延迟计算。
UVM系列
建模是一种创建包含软件和硬件的现实世界系统的虚拟表示的方法。如果该模型的软件组件由数学关系驱动，则您可以在各种条件下模拟该虚拟表示，以了解其行为方式。
ECSM 系列，有效电流源模型
ECSM 驱动器模型特别擅长预测非线性波形对高阻抗互连的影响。该模型需要额外的细胞特征数据，如上面列出的项目中所述。 ECSM 依赖于 Liberty 现有语法来描述它所应用的其他对象。 准确的动态电网分析需要电网波形和电源引脚寄生效应。
Verilog HDL 是集成电路 (IC) 设计人员最常用的两种硬件描述语言 (HDL) 之一。 HDL 允许在设计周期的早期对设计进行仿真，以纠正错误或尝试不同的架构。 HDL 中描述的设计独立于技术，易于设计和调试，并且通常比原理图更具可读性，特别是对于大型电路。
Verilog系列
LVF 和 OCV 系列
亚 16 纳米技术和超低 VDD 已经强调了仅使用现有 LVF sigma 结构即可实现的精度。 在这些环境中，分布可能是强烈的非高斯分布 - 表现出均值漂移和偏度效应。