为什么需要宏观表征。 SoC 实现流程需要一个包含电气信息的 .lib 文件，如下所示：

• 输入引脚上的引脚电容

• 受时钟约束的输入引脚的建立和保持

• 包括引脚和时钟转换的数据

• 从时钟到输出引脚的延迟和保留

• 包括时钟转换和输出负载的数据

• 隐藏功耗（输入切换不会导致输出切换时消耗的功耗）

• 泄漏

• 噪声（输入抗扰度、输出保持强度）

 

现在的设计有许多不同的宏实例，需要抽象的电气模型来启用 SoC 设计流程 –> 综合、布局布线、STA 等。

 

宏实例消耗大量片上功率，因此通常会受到电压缩放的影响，从而使内存编译器创建的预先存在的模型失效。

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40nm 或以下需要以 True-Spice 精度进行表征，以对晶体管应力和耦合进行建模，并支持高级 ECSM/CCS/CCSN/ECSMN/CCSP/ECSMP 模型

 

特征化应用分为两部分。一种是存储器表征，另一种是 PHY 应用的混合信号。

 

内存表征

• 客户将拥有一个存储器设计，该设计将用作芯片内的 IP 块一些存储器是从库供应商（Virage、ARM、TSMC 等）购买的

• 客户可能需要比供应商提供的更多的 PVT

• 客户对存储器内部工作原理的了解可能有限

• 其他都是内部开发的

• 客户将了解设计的内部运作

• CALVERIFY 已成功表征了各种嵌入式存储器设计，例如单端口 SRAM、双端口 SRAM、伪双端口 SRAM、ROM、TCAM、CAMRAM 和 FIFO。

 

混合信号表征
CALVERIFY 解决方案包括“对所有 IP 模块进行高效、自动化的电气视图创建和验证”。

• 逻辑（标准单元）和 I/O 单元，如 GPIO、PCI、SSTL、PECL 等。

• 定制数字模块（定制单元、数据路径、核心等）

• 接口 IP 和模拟模块，如 USB、Serdes、DDR、PCIe、MIPI、HDMI、DP 等。

• CALVERIFY 已成功表征了各种模拟 IP，如 PLL、DAC、ADC、AFE、PVT、OSC 和 Serdes。

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