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- 拥有 5 年以上 EDA 软件产品验证经验或有能力的应届毕业生。 
- 了解用于 ASIC 或 FPGA 设计的 VHDL 或 Verilog 或 SystemVerilog RTL 语言
- 需要 C/C++ 知识

- 3年以上EDA软件产品验证经验或有能力的应届毕业生。 
- 精通TCL/Python/Perl/Shell脚本，具有良好的脚本编写能力

- 拥有 3 年以上的经验，在设计复杂协议和/或硬件系统方面拥有丰富而深厚的行业经验。

- 需要熟悉各种Liberty模型，包括NLDM、CCS、LVF。 ​

- 拥有 3 年以上的经验，在设计复杂协议和/或硬件系统方面拥有丰富而深厚的行业经验。

- 必须擅长并展示扎实的调试经验/技能。